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Ｖ５３や３８６等のように、データリードサイクルからデータライトサイクルに入ってのデータ出力開始が速い場合、通常は周辺デバイスのリードサイクル終了時のデータネゲート時間（ハイインピーダンスになる
迄の時間）が遅いので、データバス衝突が発生します。
これを回避する為にＣＰＵデータ入出力端子とローカルデータバスの間に双方向のデータバッファを置く必要があります。
このデータバッファにＡＣ２４５等のＸＸ２４５相当のトランシーバを用いると、そのゲート端子コントロール信号を作るのに３ｎＳｅｃ以下の動作スピードのＰＬＤが必要となり、大きななコストアップになります。
本稿では筆者がベストと考える対策例を、Ｖ５３Ａ（ＮＥＣ）の場合で記します。
他のＣＰＵでも相当機能の信号があるので、本稿の考え方をそのまま適用できます。
【方法】
データバッファには、データイネーブル／ディセーブルコントロール端子がＸＸ２４５のように１本でなく、２本（ＣＥ、ＯＥとします）がＡＮＤで動作するＸＸ５４３相当品を使用します。
但し、ＸＸ５４３は表面実装品しかありません。ＤＩＰ形が必要な場合は、ＸＸ５４１のような２ゲート端子バッファ２個を、それぞれデータ方向が逆になるように逆並列接続します。
このデータバッファのＣＥをＣＰＵのデータデータストロ−ブ（＊ＤＳＴＢ）で直結してほとんど遅延無しでバッファ開閉制御します。
他方のＯＥはリードまたはライト条件をからめ、１５ｎＳｅｃ程度の通常スピードのＰＬＤで（ゆっくりと）データ方向制御します。
メモリライト信号、ＩＯライト信号は、＊ＤＳＴＢと同じタイミングのため、最悪値動作の場合、書き込み時にゲートが閉じて、データがハイインピーダンスになってしまう可能性があるので、別途、ＰＬＤによりバスステートカウンタを作り、これから＊ＤＳＴＢより数十ｎＳｅｃ速くインアクティブになる様に作り出します。
バスステートカウンタは、ＣＰＵのＣＬＫＯＵＴ信号、バスサイクルスタート信号＊ＢＣＹＳＴを基本にして、容易に作ることができます。
【その他】
（１）上記のデータバッファ以外に１００ｎＳｅｃ前後のＲＯＭを使用する場合には、そのデータネゲート時間が大きいので、ＲＯＭ専用にデータバッファが必要になります。
（２）実際には（１）のＲＯＭ専用のデータバッファどころか、本稿のデータバッファを置かなくても、ＣＰＵその他周辺回路の実力値としては、一応動作してしまうことが多いようで、実際にそのような回路が出回っているのを見た
こともあります。
しかし、素人の日曜工作ならいざ知らず、プロとしては失格です。そのような動作不安定要因を含むターゲットボードで、デバッグさせられるファームウェア屋さんが災難を被ることになります。
ハードウェアもファームウェアも同じ人ならば、自業自得と諦めもつくのでしょうが・・・。結局、一番被害を被るのはエンドユーザーということになります。
（３）ＸＸ５４３相当品は、双方向のトランシーバ機能以外にデータラッチ機能もあり、便利なＩＣです。
これをデータバス、アドレスバスに用い、バスステートカウンタにバッファ制御機能とレディ信号制御機能を持たせて、適切にウェイトコントロールすれば、ＣＰＵ機種に関わらず、ＶＭＥ、ＩＥＥＥ７９６、ＰＣカード等ほとんどのバスを制御できるようになります。
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